Re-Ordering for DDR3

For DDR3, you can re-order the signals in the two bytes. To use write leveling, connect the DDR3's prime DQ to the FPGA's prime DQ.

The following table shows examples of acceptable and unacceptable re-ordering. All examples show DQ signals re-ordering in both bytes, but only Example C shows a DDR3 prime DQ not connecting to the FPGA's prime DQ.

Table 1. Re-Ordering Examples

DDR3 DQ	Example A: Acceptable FPGA DQ	Example B: Acceptable FPGA DQ	Example C: UNACCEPTABLE FPGA DQ
0 Prime DQ	0 Prime DQ	8 Prime DQ	7
1	2	9	6
2	4	10	5
3	6	11	0 Prime DQ
4	3	12	3
5	5	13	2
6	7	14	1
7	1	15	4
8 Prime DQ	8 Prime DQ	0 Prime DQ	8 Prime DQ
9	10	7	9
10	13	6	10
11	14	5	11
12	15	4	12
13	11	3	13
14	12	2	14
15	9	1	15